Algorithms and hardware architectures for matrix inversion in massive MIMO uplink data detection
This thesis focuses on uplink data detection of a massive MIMO scheme. Two known algorithms for matrix inversion are evaluated considering precision and BER performance for the uplink detection system through MATLAB simulations. Furthermore, exploration of trade-offs in uplink data detection at hard...
| Κύριος συγγραφέας: | |
|---|---|
| Άλλοι συγγραφείς: | |
| Μορφή: | Thesis |
| Γλώσσα: | English |
| Έκδοση: |
2017
|
| Θέματα: | |
| Διαθέσιμο Online: | http://hdl.handle.net/10889/10510 |
| id |
nemertes-10889-10510 |
|---|---|
| record_format |
dspace |
| spelling |
nemertes-10889-105102022-09-05T06:57:37Z Algorithms and hardware architectures for matrix inversion in massive MIMO uplink data detection Αλγόριθμοι και αρχιτεκτονικές υλικού για αντιστροφή μητρώων σε massive MIMO συστήματα Θάνος, Αλέξιος Παλιουράς, Βασίλης Κουφοπαύλου, Οδυσσέας Μπερμπερίδης, Κωνσταντίνος Thanos, Alexios Massive MIMO Data detection Signal processing Matrix inversion FPGA ΜΙΜΟ μεγάλης κλίμακας Ανίχνευση δεδομένων Επεξεργασία σημάτων Αντιστροφή μητρώων Συστοιχία επιτόπια προγραμματιζόμενων πυλών 621.384 1 This thesis focuses on uplink data detection of a massive MIMO scheme. Two known algorithms for matrix inversion are evaluated considering precision and BER performance for the uplink detection system through MATLAB simulations. Furthermore, exploration of trade-offs in uplink data detection at hardware implementation level and aspects targeting FPGA designs are presented. Design trade-offs include size of datapath units for complexity reduction, hardware architectures for matrix operations, data representation optimization and trading latency for BER performance. Finally, an FPGA-optimized implementation is presented. Η παρούσα διπλωματική εργασία αφορά στην ανίχνευση δεδομένων κατά την ανερχόμενη ζεύξη (uplink) στα massive MIMO συστήματα όταν δηλαδή οι χρήστες αποστέλλουν δεδομένα στον σταθμό βάσης. Επίσης αξιολογούνται δύο ευρέως γνωστοί μέθοδοι προσέγγισης του αντιστρόφου μητρώου, λαμβάνοντας υπ'όψιν την ακρίβεια και κατ'επέκταση τον ρυθμό των σφαλμάτων σε επίπεδο bit (Bit-Error Rate - BER) στην ανίχνευση δεδομένων. Η αξιολόγηση του BER γίνεται με MATLAB. Έπειτα, γίνεται διερεύνηση διαφόρων θεμάτων για την σχεδίαση του ανιχνευτή δεδομένων σε επίπεδο υλικού και πιο συγκεκριμένα σε υλοποιήσεις για συσκευές FPGA. Τα θέματα αυτά αφορούν το μέγεθος των υπολογιστικών μονάδων για επιτάχυνση των υπολογισμών, τις αρχιτεκτονικές υλικού για πράξεις μεταξύ μητρώων και τις τεχνικές αναπαράστασης δεδομένων. Οι σχεδιαστικές επιλογές των παραπάνω παραμέτρων αξιολογούνται με βάση τους πόρους, την καθυστέρηση, το ρυθμό εξυπηρέτησης και το BER του ανιχνευτή για υλοποίηση σε FPGA. Τέλος, παρουσιάζεται μια υλοποίηση βελτιστοποιημένη για FPGA. 2017-08-23T10:47:56Z 2017-08-23T10:47:56Z 2017-05-03 Thesis http://hdl.handle.net/10889/10510 en 0 application/pdf |
| institution |
UPatras |
| collection |
Nemertes |
| language |
English |
| topic |
Massive MIMO Data detection Signal processing Matrix inversion FPGA ΜΙΜΟ μεγάλης κλίμακας Ανίχνευση δεδομένων Επεξεργασία σημάτων Αντιστροφή μητρώων Συστοιχία επιτόπια προγραμματιζόμενων πυλών 621.384 1 |
| spellingShingle |
Massive MIMO Data detection Signal processing Matrix inversion FPGA ΜΙΜΟ μεγάλης κλίμακας Ανίχνευση δεδομένων Επεξεργασία σημάτων Αντιστροφή μητρώων Συστοιχία επιτόπια προγραμματιζόμενων πυλών 621.384 1 Θάνος, Αλέξιος Algorithms and hardware architectures for matrix inversion in massive MIMO uplink data detection |
| description |
This thesis focuses on uplink data detection of a massive MIMO scheme. Two known algorithms for matrix inversion are evaluated considering precision and BER performance for the uplink detection system through MATLAB simulations. Furthermore, exploration of trade-offs in uplink data detection at hardware implementation level and aspects targeting FPGA designs are presented. Design trade-offs include size of datapath units for complexity reduction, hardware architectures for matrix operations, data representation optimization and trading latency for BER performance. Finally, an FPGA-optimized implementation is presented. |
| author2 |
Παλιουράς, Βασίλης |
| author_facet |
Παλιουράς, Βασίλης Θάνος, Αλέξιος |
| format |
Thesis |
| author |
Θάνος, Αλέξιος |
| author_sort |
Θάνος, Αλέξιος |
| title |
Algorithms and hardware architectures for matrix inversion in massive MIMO uplink data detection |
| title_short |
Algorithms and hardware architectures for matrix inversion in massive MIMO uplink data detection |
| title_full |
Algorithms and hardware architectures for matrix inversion in massive MIMO uplink data detection |
| title_fullStr |
Algorithms and hardware architectures for matrix inversion in massive MIMO uplink data detection |
| title_full_unstemmed |
Algorithms and hardware architectures for matrix inversion in massive MIMO uplink data detection |
| title_sort |
algorithms and hardware architectures for matrix inversion in massive mimo uplink data detection |
| publishDate |
2017 |
| url |
http://hdl.handle.net/10889/10510 |
| work_keys_str_mv |
AT thanosalexios algorithmsandhardwarearchitecturesformatrixinversioninmassivemimouplinkdatadetection AT thanosalexios algorithmoikaiarchitektonikesylikougiaantistrophēmētrōōnsemassivemimosystēmata |
| _version_ |
1771297167859777536 |
