Συ-σχεδίαση υλικού/λογισμικού και υλοποίηση σε πλατφόρμα FPGA του αποκωδικοποιητή JPEG

Το αντικείμενο της παρούσας διπλωματικής εργασίας είναι η εξέταση της Σύνθεσης Υλικού Υψηλού Επιπέδου (High-Level Synthesis) ως μία εναλλακτική μέθοδος συ-σχεδίασης Υλικού Λογισμικού και η μελέτη διαφόρων αρχιτεκτονικών (design exploration), βελτιστοποίησης (design optimization) αυτών, και επαλήθευσ...

Πλήρης περιγραφή

Λεπτομέρειες βιβλιογραφικής εγγραφής
Κύριος συγγραφέας:	Elbakyan, Harutyun
Άλλοι συγγραφείς:	Θεοδωρίδης, Γεώργιος
Μορφή:	Thesis
Γλώσσα:	Greek
Έκδοση:	2017
Θέματα:	Σύνθεση υψηλού επιπέδου Αποκωδικοποιητές jpeg Λογισμικό High-level synthesis JPEG FPGA Xilinx Hardware Software JPEG decoder Vivado HLS 005.12
Διαθέσιμο Online:	http://hdl.handle.net/10889/10581

id	nemertes-10889-10581
record_format	dspace
spelling	nemertes-10889-105812022-09-05T13:59:30Z Συ-σχεδίαση υλικού/λογισμικού και υλοποίηση σε πλατφόρμα FPGA του αποκωδικοποιητή JPEG High-level synthesis of JPEG decoder on FPGA Elbakyan, Harutyun Θεοδωρίδης, Γεώργιος Μπίρμπας, Μιχαήλ Ελμπακιάν, Χαρουτιούν Σύνθεση υψηλού επιπέδου Αποκωδικοποιητές jpeg Λογισμικό High-level synthesis JPEG FPGA Xilinx Hardware Software JPEG decoder Vivado HLS 005.12 Το αντικείμενο της παρούσας διπλωματικής εργασίας είναι η εξέταση της Σύνθεσης Υλικού Υψηλού Επιπέδου (High-Level Synthesis) ως μία εναλλακτική μέθοδος συ-σχεδίασης Υλικού Λογισμικού και η μελέτη διαφόρων αρχιτεκτονικών (design exploration), βελτιστοποίησης (design optimization) αυτών, και επαλήθευσής (RTL validation) των, μέσα από το ίδιο το περιβάλλον των εργαλείων Σύνθεσης. Σκοπός είναι η καταγραφή των όποιων προβλημάτων κατά τη διαδικασία αυτή και η συνολική αξιολόγηση της μεθόδου αυτής λαμβάνοντας υπόψιν το χρόνο που δαπανήθηκε για την υλοποίηση της καλύτερης αρχιτεκτονικής, την αποδοτικότητα αυτής συναρτήσει της ταχύτητας και της πολυπλοκότητας. Ο αλγόριθμος που χρησιμοποιήθηκε είναι ο αποκωδικοποιητής JPEG και το πακέτο λογισμικού το Vivado HLS. The subject of this thesis is the study of design exploration (various architectures), design optimization and RTL validation, using High-Level Synthesis (HLS) Tools environment, as an alternative way to co-design efficiently Hardware/Software. The goal is to record the possible issues during this process and the overall evaluation of the method. Taking into account the time spent to design a sufficient architecture, its efficiency and its complexity. JPEG decoder algorithm is used with Vivado HLS Tool. 2017-08-25T05:32:35Z 2017-08-25T05:32:35Z 2017-07-14 Thesis http://hdl.handle.net/10889/10581 gr 0 application/pdf
institution	UPatras
collection	Nemertes
language	Greek
topic	Σύνθεση υψηλού επιπέδου Αποκωδικοποιητές jpeg Λογισμικό High-level synthesis JPEG FPGA Xilinx Hardware Software JPEG decoder Vivado HLS 005.12
spellingShingle	Σύνθεση υψηλού επιπέδου Αποκωδικοποιητές jpeg Λογισμικό High-level synthesis JPEG FPGA Xilinx Hardware Software JPEG decoder Vivado HLS 005.12 Elbakyan, Harutyun Συ-σχεδίαση υλικού/λογισμικού και υλοποίηση σε πλατφόρμα FPGA του αποκωδικοποιητή JPEG
description	Το αντικείμενο της παρούσας διπλωματικής εργασίας είναι η εξέταση της Σύνθεσης Υλικού Υψηλού Επιπέδου (High-Level Synthesis) ως μία εναλλακτική μέθοδος συ-σχεδίασης Υλικού Λογισμικού και η μελέτη διαφόρων αρχιτεκτονικών (design exploration), βελτιστοποίησης (design optimization) αυτών, και επαλήθευσής (RTL validation) των, μέσα από το ίδιο το περιβάλλον των εργαλείων Σύνθεσης. Σκοπός είναι η καταγραφή των όποιων προβλημάτων κατά τη διαδικασία αυτή και η συνολική αξιολόγηση της μεθόδου αυτής λαμβάνοντας υπόψιν το χρόνο που δαπανήθηκε για την υλοποίηση της καλύτερης αρχιτεκτονικής, την αποδοτικότητα αυτής συναρτήσει της ταχύτητας και της πολυπλοκότητας. Ο αλγόριθμος που χρησιμοποιήθηκε είναι ο αποκωδικοποιητής JPEG και το πακέτο λογισμικού το Vivado HLS.
author2	Θεοδωρίδης, Γεώργιος
author_facet	Θεοδωρίδης, Γεώργιος Elbakyan, Harutyun
format	Thesis
author	Elbakyan, Harutyun
author_sort	Elbakyan, Harutyun
title	Συ-σχεδίαση υλικού/λογισμικού και υλοποίηση σε πλατφόρμα FPGA του αποκωδικοποιητή JPEG
title_short	Συ-σχεδίαση υλικού/λογισμικού και υλοποίηση σε πλατφόρμα FPGA του αποκωδικοποιητή JPEG
title_full	Συ-σχεδίαση υλικού/λογισμικού και υλοποίηση σε πλατφόρμα FPGA του αποκωδικοποιητή JPEG
title_fullStr	Συ-σχεδίαση υλικού/λογισμικού και υλοποίηση σε πλατφόρμα FPGA του αποκωδικοποιητή JPEG
title_full_unstemmed	Συ-σχεδίαση υλικού/λογισμικού και υλοποίηση σε πλατφόρμα FPGA του αποκωδικοποιητή JPEG
title_sort	συ-σχεδίαση υλικού/λογισμικού και υλοποίηση σε πλατφόρμα fpga του αποκωδικοποιητή jpeg
publishDate	2017
url	http://hdl.handle.net/10889/10581
work_keys_str_mv	AT elbakyanharutyun syschediasēylikoulogismikoukaiylopoiēsēseplatphormafpgatouapokōdikopoiētējpeg AT elbakyanharutyun highlevelsynthesisofjpegdecoderonfpga
_version_	1771297231143436288

Συ-σχεδίαση υλικού/λογισμικού και υλοποίηση σε πλατφόρμα FPGA του αποκωδικοποιητή JPEG

Παρόμοια τεκμήρια