Αρχιτεκτονικές και διερεύνηση FPGA υλοποιήσεων με HLS

Ο σκοπός της παρούσας εργασίας είναι η μελέτη και η υλοποίηση του ισοσταθμιστή ανάδρασης απόφασης Volterra (5,3) με τη χρήση High Level Synthesis (HLS). Για το σκοπό αυτό, μελετώνται ξεχωριστά οι δύο βρόχοι που απαρτίζουν τον ισοσταθμιστή, ο ευθύς και ο βρόχος ανάδρασης. Στη συνέχεια, σε καθέναν από...

Πλήρης περιγραφή

Λεπτομέρειες βιβλιογραφικής εγγραφής
Κύριος συγγραφέας: Παντοπούλου, Στυλιανή
Άλλοι συγγραφείς: Θεοδωρίδης, Γεώργιος
Μορφή: Thesis
Γλώσσα:Greek
Έκδοση: 2018
Θέματα:
Διαθέσιμο Online:http://hdl.handle.net/10889/11388
Περιγραφή
Περίληψη:Ο σκοπός της παρούσας εργασίας είναι η μελέτη και η υλοποίηση του ισοσταθμιστή ανάδρασης απόφασης Volterra (5,3) με τη χρήση High Level Synthesis (HLS). Για το σκοπό αυτό, μελετώνται ξεχωριστά οι δύο βρόχοι που απαρτίζουν τον ισοσταθμιστή, ο ευθύς και ο βρόχος ανάδρασης. Στη συνέχεια, σε καθέναν από αυτούς εφαρμόζονται διάφορες μέθοδοι για επίτευξη υψηλής απόδοσης. Πιο συγκεκριμένα, εφαρμόζεται διασωλήνωση, παραλληλία, προϋπολογισμός, καθώς και μία μέθοδος που έχει προταθεί από τον Parhi. Η υλοποίηση του ισοσταθμιστή πραγματοποιείται στο Vivado HLS 2014.4 και τα αποτελέσματα ελέγχονται αφού συγκρίνονται με έναν πιο απλό κώδικα σε C. Η ρυθμοαπόδοση που επιτυγχάνεται με τη χρήση των παραπάνω μεθόδων είναι 5.3 Gbps.