Αρχιτεκτονικές και διερεύνηση FPGA υλοποιήσεων με HLS
Ο σκοπός της παρούσας εργασίας είναι η μελέτη και η υλοποίηση του ισοσταθμιστή ανάδρασης απόφασης Volterra (5,3) με τη χρήση High Level Synthesis (HLS). Για το σκοπό αυτό, μελετώνται ξεχωριστά οι δύο βρόχοι που απαρτίζουν τον ισοσταθμιστή, ο ευθύς και ο βρόχος ανάδρασης. Στη συνέχεια, σε καθέναν από...
| Κύριος συγγραφέας: | |
|---|---|
| Άλλοι συγγραφείς: | |
| Μορφή: | Thesis |
| Γλώσσα: | Greek |
| Έκδοση: |
2018
|
| Θέματα: | |
| Διαθέσιμο Online: | http://hdl.handle.net/10889/11388 |
| id |
nemertes-10889-11388 |
|---|---|
| record_format |
dspace |
| spelling |
nemertes-10889-113882022-09-05T06:57:42Z Αρχιτεκτονικές και διερεύνηση FPGA υλοποιήσεων με HLS Architectures and investigation of FPGA implementations using HLS Παντοπούλου, Στυλιανή Θεοδωρίδης, Γεώργιος Μπίρμπας, Μιχαήλ Pantopoulou, Styliani Σύνθεση υψηλού επιπέδου Ισοσταθμιστές Ισοσταθμιστές Volterra απόφασης με ανάδραση Συστοιχία επιτόπια προγραμματιζόμενων πυλών High level synthesis Equalizers Volterra decision feedback equalizers FPGA Virtex-7 621.395 Ο σκοπός της παρούσας εργασίας είναι η μελέτη και η υλοποίηση του ισοσταθμιστή ανάδρασης απόφασης Volterra (5,3) με τη χρήση High Level Synthesis (HLS). Για το σκοπό αυτό, μελετώνται ξεχωριστά οι δύο βρόχοι που απαρτίζουν τον ισοσταθμιστή, ο ευθύς και ο βρόχος ανάδρασης. Στη συνέχεια, σε καθέναν από αυτούς εφαρμόζονται διάφορες μέθοδοι για επίτευξη υψηλής απόδοσης. Πιο συγκεκριμένα, εφαρμόζεται διασωλήνωση, παραλληλία, προϋπολογισμός, καθώς και μία μέθοδος που έχει προταθεί από τον Parhi. Η υλοποίηση του ισοσταθμιστή πραγματοποιείται στο Vivado HLS 2014.4 και τα αποτελέσματα ελέγχονται αφού συγκρίνονται με έναν πιο απλό κώδικα σε C. Η ρυθμοαπόδοση που επιτυγχάνεται με τη χρήση των παραπάνω μεθόδων είναι 5.3 Gbps. The purpose of this diploma thesis is the study and implementation of the Volterra (5,3) decision feedback equalizer by using High Level Synthesis (HLS). For this purpose, the two loops that form the equalizer, the feed forward and the feedback loop, are separately studied. Subsequently, various methods for achieving high performance are applied to each of these loops. More specifically, pipelining, parallelism, look-ahead, and even a method suggested by Parhi are applied. The implementation of the equalizer is conducted using Vivado HLS 2014.4 and the results are confirmed after being compared with the results of a simpler C code. The throughput that is achieved using the methods described above is 5.3 Gbps. 2018-06-12T10:50:34Z 2018-06-12T10:50:34Z 2018-03-07 Thesis http://hdl.handle.net/10889/11388 gr 0 application/pdf |
| institution |
UPatras |
| collection |
Nemertes |
| language |
Greek |
| topic |
Σύνθεση υψηλού επιπέδου Ισοσταθμιστές Ισοσταθμιστές Volterra απόφασης με ανάδραση Συστοιχία επιτόπια προγραμματιζόμενων πυλών High level synthesis Equalizers Volterra decision feedback equalizers FPGA Virtex-7 621.395 |
| spellingShingle |
Σύνθεση υψηλού επιπέδου Ισοσταθμιστές Ισοσταθμιστές Volterra απόφασης με ανάδραση Συστοιχία επιτόπια προγραμματιζόμενων πυλών High level synthesis Equalizers Volterra decision feedback equalizers FPGA Virtex-7 621.395 Παντοπούλου, Στυλιανή Αρχιτεκτονικές και διερεύνηση FPGA υλοποιήσεων με HLS |
| description |
Ο σκοπός της παρούσας εργασίας είναι η μελέτη και η υλοποίηση του ισοσταθμιστή ανάδρασης απόφασης Volterra (5,3) με τη χρήση High Level Synthesis (HLS). Για το σκοπό αυτό, μελετώνται ξεχωριστά οι δύο βρόχοι που απαρτίζουν τον ισοσταθμιστή, ο ευθύς και ο βρόχος ανάδρασης. Στη συνέχεια, σε καθέναν από αυτούς εφαρμόζονται διάφορες μέθοδοι για επίτευξη υψηλής απόδοσης. Πιο συγκεκριμένα, εφαρμόζεται διασωλήνωση, παραλληλία, προϋπολογισμός, καθώς και μία μέθοδος που έχει προταθεί από τον Parhi. Η υλοποίηση του ισοσταθμιστή πραγματοποιείται στο Vivado HLS 2014.4 και τα αποτελέσματα ελέγχονται αφού συγκρίνονται με έναν πιο απλό κώδικα σε C. Η ρυθμοαπόδοση που επιτυγχάνεται με τη χρήση των παραπάνω μεθόδων είναι 5.3 Gbps. |
| author2 |
Θεοδωρίδης, Γεώργιος |
| author_facet |
Θεοδωρίδης, Γεώργιος Παντοπούλου, Στυλιανή |
| format |
Thesis |
| author |
Παντοπούλου, Στυλιανή |
| author_sort |
Παντοπούλου, Στυλιανή |
| title |
Αρχιτεκτονικές και διερεύνηση FPGA υλοποιήσεων με HLS |
| title_short |
Αρχιτεκτονικές και διερεύνηση FPGA υλοποιήσεων με HLS |
| title_full |
Αρχιτεκτονικές και διερεύνηση FPGA υλοποιήσεων με HLS |
| title_fullStr |
Αρχιτεκτονικές και διερεύνηση FPGA υλοποιήσεων με HLS |
| title_full_unstemmed |
Αρχιτεκτονικές και διερεύνηση FPGA υλοποιήσεων με HLS |
| title_sort |
αρχιτεκτονικές και διερεύνηση fpga υλοποιήσεων με hls |
| publishDate |
2018 |
| url |
http://hdl.handle.net/10889/11388 |
| work_keys_str_mv |
AT pantopouloustylianē architektonikeskaidiereunēsēfpgaylopoiēseōnmehls AT pantopouloustylianē architecturesandinvestigationoffpgaimplementationsusinghls |
| _version_ |
1771297179938324480 |
