Design and implementation of an FPGA based TDC with picosecond level resolution

This thesis deals with the design and implementation of an FPGA based time to digital converter by employing a tapped delay line. Several issues regarding the implementation that are dealt with include clock skew, jitter and non linearity. A down-sampling ap- proach is proposed in order to improv...

Πλήρης περιγραφή

Λεπτομέρειες βιβλιογραφικής εγγραφής
Κύριος συγγραφέας: Δικόπουλος, Ευάγγελος
Άλλοι συγγραφείς: Μπίρμπας, Αλέξιος
Μορφή: Thesis
Γλώσσα:English
Έκδοση: 2020
Θέματα:
Διαθέσιμο Online:http://hdl.handle.net/10889/12988

Παρόμοια τεκμήρια