Αρχιτεκτονικές και FPGA υλοποιήσεις του προτύπου συμπίεσης εικόνας JPEG-XS
Το θέμα της συγκεκριμένης εργασίας επικεντρώνεται στην μελέτη του προτύπου JPEG XS και στην ψηφιακή υλοποίηση μέρους του προτύπου. Αρχικά, στην εργασία εξηγείται η σημασία της συμπίεσης δεδομένων, παρουσιάζοντας τα πλεονεκτήματα που φέρει. Μια μορφή συμπίεσης δεδομένων αποτελεί το πρότυπο JPEG XS, τ...
| Κύριος συγγραφέας: | |
|---|---|
| Άλλοι συγγραφείς: | |
| Γλώσσα: | Greek |
| Έκδοση: |
2020
|
| Θέματα: | |
| Διαθέσιμο Online: | http://hdl.handle.net/10889/13710 |
| id |
nemertes-10889-13710 |
|---|---|
| record_format |
dspace |
| spelling |
nemertes-10889-137102022-09-05T05:38:02Z Αρχιτεκτονικές και FPGA υλοποιήσεις του προτύπου συμπίεσης εικόνας JPEG-XS Architectures and FPGA implementations of image compression standard JPEG-XS Ζάχος, Γεώργιος Zachos, Georgios Συμπίεση Κωδικοποίηση δεδομένων εικόνας Έλεγχος ροής Ψηφιακή υλοποίηση Image compression Rate control FPGA JPEG XS Το θέμα της συγκεκριμένης εργασίας επικεντρώνεται στην μελέτη του προτύπου JPEG XS και στην ψηφιακή υλοποίηση μέρους του προτύπου. Αρχικά, στην εργασία εξηγείται η σημασία της συμπίεσης δεδομένων, παρουσιάζοντας τα πλεονεκτήματα που φέρει. Μια μορφή συμπίεσης δεδομένων αποτελεί το πρότυπο JPEG XS, το οποίο αναπτύχθηκε ειδικά για την κωδικοποίηση των δεδομένων της εικόνας. Στη συνέχεια, ακολουθεί αναφορά στο πρότυπο JPEG XS. Παρουσιάζονται οι εφαρμογές στις οποίες στοχεύει καθώς οι μηχανισμοί και αλγόριθμοι που αξιοποιεί. Στη συνέχεια, η εργασία εστιάζει στην εκτενή παρουσίαση του αλγορίθμου του ελέγχου ροής για την κύρια διαμόρφωση. Ύστερα, περιγράφεται ο τρόπος προσέγγισης και υλοποίησης μιας ψηφιακής σχεδίασης. Προτείνεται μια αρχιτεκτονική με στόχο τη μετατροπή του αλγορίθμου ελέγχου ροής σε ψηφιακό κύκλωμα. Στόχος της υλοποίησης αποτελεί η επεξεργασία κάθε συντελεστή της μετασχηματισμένης εικόνας εισόδου σε ένα κύκλο ρολογιού. Η σχεδίαση υλοποιήθηκε σε τεχνολογίες FPGA, υποστηρίζοντας διαφορετικές αναλύσεις εικόνων. Με βάση την υλοποίηση που επιλέχθηκε, έγινε η προσομοίωση της σχεδίασης και η επιβεβαίωση της ορθής λειτουργίας της. Ακόμα, μετρήθηκαν οι καταναλισκόμενοι πόροι υλικού και υπολογίστηκαν οι επιτεύξιμες συχνότητες λειτουργίας. Τέλος, η εργασία ολοκληρώνεται με την αξιολόγηση των αποτελεσμάτων, την ανάλυση συμπερασμάτων καθώς και την αναφορά βελτιώσεων που μπορούν να επιτευχθούν. The topic dealt within this thesis focuses on the study of JPEG XS Standard and on the digital implementation part. Initially, the thesis explains the importance of data compression, presenting the advantages it bears. A data compression format is the standard JPEG XS, which was specifically developed to encode image data. Below there is a reference to the JPEG XS standard. In this thesis, initially Ι present the different applications for which it was developed as well as the mechanisms and algorithms it makes use. Then, the thesis focuses on the extensive presentation of the rate control stage of the algorithm. In addition, the work explains how to approach and implement a digital design. An architecture is proposed in order to convert the rate control algorithm to digital circuit. The goal of the realization is to process each coefficient of the transformed input image in one clock circuit.The design was implemented on FPGAs, supporting different image resolutions. Based on the implementation that was chosen, the design was simulated and its function was verified. Also, the hardware resources, that the design consumed, were measured and its achievable operating frequencies were computed. Finally, the work concludes with its evaluation of results, analysis of conclusions and mention of improvements that can be achieved. 2020-08-02T11:12:35Z 2020-08-02T11:12:35Z 2020-07-27 http://hdl.handle.net/10889/13710 gr application/pdf |
| institution |
UPatras |
| collection |
Nemertes |
| language |
Greek |
| topic |
Συμπίεση Κωδικοποίηση δεδομένων εικόνας Έλεγχος ροής Ψηφιακή υλοποίηση Image compression Rate control FPGA JPEG XS |
| spellingShingle |
Συμπίεση Κωδικοποίηση δεδομένων εικόνας Έλεγχος ροής Ψηφιακή υλοποίηση Image compression Rate control FPGA JPEG XS Ζάχος, Γεώργιος Αρχιτεκτονικές και FPGA υλοποιήσεις του προτύπου συμπίεσης εικόνας JPEG-XS |
| description |
Το θέμα της συγκεκριμένης εργασίας επικεντρώνεται στην μελέτη του προτύπου JPEG XS και στην ψηφιακή υλοποίηση μέρους του προτύπου. Αρχικά, στην εργασία εξηγείται η σημασία της συμπίεσης δεδομένων, παρουσιάζοντας τα πλεονεκτήματα που φέρει. Μια μορφή συμπίεσης δεδομένων αποτελεί το πρότυπο JPEG XS, το οποίο αναπτύχθηκε ειδικά για την κωδικοποίηση των δεδομένων της εικόνας. Στη συνέχεια, ακολουθεί αναφορά στο πρότυπο JPEG XS. Παρουσιάζονται οι εφαρμογές στις οποίες στοχεύει καθώς οι μηχανισμοί και αλγόριθμοι που αξιοποιεί. Στη συνέχεια, η εργασία εστιάζει στην εκτενή παρουσίαση του αλγορίθμου του ελέγχου ροής για την κύρια διαμόρφωση.
Ύστερα, περιγράφεται ο τρόπος προσέγγισης και υλοποίησης μιας ψηφιακής σχεδίασης. Προτείνεται μια αρχιτεκτονική με στόχο τη μετατροπή του αλγορίθμου ελέγχου ροής σε ψηφιακό κύκλωμα. Στόχος της υλοποίησης αποτελεί η επεξεργασία κάθε συντελεστή της μετασχηματισμένης εικόνας εισόδου σε ένα κύκλο ρολογιού. Η σχεδίαση υλοποιήθηκε σε τεχνολογίες FPGA, υποστηρίζοντας
διαφορετικές αναλύσεις εικόνων. Με βάση την υλοποίηση που επιλέχθηκε, έγινε η προσομοίωση της σχεδίασης και η επιβεβαίωση της ορθής λειτουργίας της. Ακόμα, μετρήθηκαν οι καταναλισκόμενοι πόροι υλικού και υπολογίστηκαν οι επιτεύξιμες συχνότητες λειτουργίας. Τέλος, η εργασία ολοκληρώνεται με την αξιολόγηση των αποτελεσμάτων, την ανάλυση συμπερασμάτων καθώς και την
αναφορά βελτιώσεων που μπορούν να επιτευχθούν. |
| author2 |
Zachos, Georgios |
| author_facet |
Zachos, Georgios Ζάχος, Γεώργιος |
| author |
Ζάχος, Γεώργιος |
| author_sort |
Ζάχος, Γεώργιος |
| title |
Αρχιτεκτονικές και FPGA υλοποιήσεις του προτύπου συμπίεσης εικόνας JPEG-XS |
| title_short |
Αρχιτεκτονικές και FPGA υλοποιήσεις του προτύπου συμπίεσης εικόνας JPEG-XS |
| title_full |
Αρχιτεκτονικές και FPGA υλοποιήσεις του προτύπου συμπίεσης εικόνας JPEG-XS |
| title_fullStr |
Αρχιτεκτονικές και FPGA υλοποιήσεις του προτύπου συμπίεσης εικόνας JPEG-XS |
| title_full_unstemmed |
Αρχιτεκτονικές και FPGA υλοποιήσεις του προτύπου συμπίεσης εικόνας JPEG-XS |
| title_sort |
αρχιτεκτονικές και fpga υλοποιήσεις του προτύπου συμπίεσης εικόνας jpeg-xs |
| publishDate |
2020 |
| url |
http://hdl.handle.net/10889/13710 |
| work_keys_str_mv |
AT zachosgeōrgios architektonikeskaifpgaylopoiēseistouprotypousympiesēseikonasjpegxs AT zachosgeōrgios architecturesandfpgaimplementationsofimagecompressionstandardjpegxs |
| _version_ |
1771297160408596480 |
