| Περίληψη: | Σε έναν συνηθισμένο μετατροπέα ψηφιακού σήματος σε αναλογικό αναδιάταξης φορτίου ο αριθμός των bits της μετατροπής καθορίζεται από πυκνωτές πολλαπλάσιας χωρητικότητας, κάνοντας αναγκαία μεγάλη επιφάνεια κυκλώματος. Σε αυτή την εργασία παρουσιάζεται μια εναλλακτική αρχιτεκτονική DAC που αντικαθιστά την κλιμάκωση χωρητικότητας χρησιμοποιώντας σταθερό ρεύμα για κλιμάκωση χρόνου. Γίνεται βασική περιγραφή ενός κυκλώματος SAR ADC και εξηγούνται σε βάθος οι αλλαγές που επιφέρει η προτεινόμενη αρχιτεκτονική, με χαρακτηρισμό των επιδόσεων. Γίνεται ακόμα σύγκριση των δύο αρχιτεκτονικών σε ίδια συχνότητα μετατροπής σε ευκρίνεια 8-bit, και με βάση αυτές τις εξομοιώσεις προβλέπονται οι σχετικές επιδώσεις για μεγαλύτερη ευκρίνεια, με θεωρητικό κέρδος δέκα φορές μικρότερη επιφάνεια σε ευκρίνεια 12-bit.
|
|---|
