Ανάπτυξη εξομοιωτή σφαλμάτων για σφάλματα μετάβασης σε ψηφιακά ολοκληρωμένα κυκλώματα
Η μεταπτυχιακή αυτή εργασία μπορεί να χωριστεί σε δύο λογικά μέρη (Μέρος Α’ και Μέρος Β’). Το πρώτο μέρος αφορά τον έλεγχο ορθής λειτουργίας ψηφιακών κυκλωμάτων χρησιμοποιώντας το μοντέλο των Μεταβατικών (Transient) σφαλμάτων και πιο συγκεκριμένα περιλαμβάνει την μελέτη για το μοντέλο, τρόπο λειτουρ...
| Κύριος συγγραφέας: | |
|---|---|
| Άλλοι συγγραφείς: | |
| Μορφή: | Thesis |
| Γλώσσα: | Greek |
| Έκδοση: |
2007
|
| Θέματα: | |
| Διαθέσιμο Online: | http://nemertes.lis.upatras.gr/jspui/handle/10889/536 |
| id |
nemertes-10889-536 |
|---|---|
| record_format |
dspace |
| institution |
UPatras |
| collection |
Nemertes |
| language |
Greek |
| topic |
Εξομοιωτής σφαλμάτων Εξομοιωτής μεταβατικών σφαλμάτων Έλεγχος ορθής λειτουργίας Μεταβατικά σφάλματα Μοντέλο μεταβατικών σφαλμάτων Ενσωματωμένος ελεγχος Μείωση ακολουθιών ελέγχου Σχήμα ελέγχου βασισμένο σε επαναρχικοποιήση Fault simulator Transient fault simulator VLSI testing Transient fault Transient fault model Built-in Self-test Test-set embedding Reduced test sequences Reseeding-based testing scheme 621.381 5 |
| spellingShingle |
Εξομοιωτής σφαλμάτων Εξομοιωτής μεταβατικών σφαλμάτων Έλεγχος ορθής λειτουργίας Μεταβατικά σφάλματα Μοντέλο μεταβατικών σφαλμάτων Ενσωματωμένος ελεγχος Μείωση ακολουθιών ελέγχου Σχήμα ελέγχου βασισμένο σε επαναρχικοποιήση Fault simulator Transient fault simulator VLSI testing Transient fault Transient fault model Built-in Self-test Test-set embedding Reduced test sequences Reseeding-based testing scheme 621.381 5 Κασερίδης, Δημήτριος Ανάπτυξη εξομοιωτή σφαλμάτων για σφάλματα μετάβασης σε ψηφιακά ολοκληρωμένα κυκλώματα |
| description |
Η μεταπτυχιακή αυτή εργασία μπορεί να χωριστεί σε δύο λογικά μέρη (Μέρος Α’ και Μέρος Β’). Το πρώτο μέρος αφορά τον έλεγχο ορθής λειτουργίας ψηφιακών κυκλωμάτων χρησιμοποιώντας το μοντέλο των Μεταβατικών (Transient) σφαλμάτων και πιο συγκεκριμένα περιλαμβάνει την μελέτη για το μοντέλο, τρόπο λειτουργίας και την υλοποίηση ενός Εξομοιωτή Μεταβατικών Σφαλμάτων (Transition Faults Simulator). Ο εξομοιωτής σφαλμάτων αποτελεί το πιο σημαντικό μέρος της αλυσίδας εργαλείων που απαιτούνται για τον σχεδιασμό και εφαρμογή τεχνικών ελέγχου ορθής λειτουργίας και η ύπαρξη ενός τέτοιου εργαλείου επιτρέπει την μελέτη νέων τεχνικών ελέγχου κάνοντας χρήση του Μεταβατικού μοντέλου σφαλμάτων.
Το δεύτερο μέρος της εργασίας συνοψίζει την μελέτη που πραγματοποιήθηκε για την δημιουργία ενός νέου αλγόριθμου επιλογής διανυσμάτων ελέγχου στην περίπτωση των Test Set Embedding τεχνικών ελέγχου. Ο αλγόριθμος επιτυγχάνει σημαντικές μειώσεις τόσο στον όγκο των απαιτούμενων δεδομένων που είναι απαραίτητο να αποθηκευτούν για την αναπαραγωγή του ελέγχου, σε σχέση με τις κλασικές προσεγγίσεις ελέγχου, όσο και στο μήκος των απαιτούμενων ακολουθιών ελέγχου που εφαρμόζονται στο υπό-έλεγχο κύκλωμα σε σχέση με προγενέστερους Test Set Embedding αλγορίθμους. Στο τέλος του μέρους Β’ προτείνεται μία αρχιτεκτονική για την υλοποίηση του αλγόριθμου σε Built-In Self-Test περιβάλλον ελέγχου ορθής λειτουργίας ακολουθούμενη από την εκτίμηση της απόδοσης αυτής και σύγκριση της με την καλύτερη ως τώρα προτεινόμενη αρχιτεκτονική που υπάρχει στην βιβλιογραφία (Βλέπε Παράρτημα Α). |
| author2 |
Νικολός, Δημήτριος |
| author_facet |
Νικολός, Δημήτριος Κασερίδης, Δημήτριος |
| format |
Thesis |
| author |
Κασερίδης, Δημήτριος |
| author_sort |
Κασερίδης, Δημήτριος |
| title |
Ανάπτυξη εξομοιωτή σφαλμάτων για σφάλματα μετάβασης σε ψηφιακά ολοκληρωμένα κυκλώματα |
| title_short |
Ανάπτυξη εξομοιωτή σφαλμάτων για σφάλματα μετάβασης σε ψηφιακά ολοκληρωμένα κυκλώματα |
| title_full |
Ανάπτυξη εξομοιωτή σφαλμάτων για σφάλματα μετάβασης σε ψηφιακά ολοκληρωμένα κυκλώματα |
| title_fullStr |
Ανάπτυξη εξομοιωτή σφαλμάτων για σφάλματα μετάβασης σε ψηφιακά ολοκληρωμένα κυκλώματα |
| title_full_unstemmed |
Ανάπτυξη εξομοιωτή σφαλμάτων για σφάλματα μετάβασης σε ψηφιακά ολοκληρωμένα κυκλώματα |
| title_sort |
ανάπτυξη εξομοιωτή σφαλμάτων για σφάλματα μετάβασης σε ψηφιακά ολοκληρωμένα κυκλώματα |
| publishDate |
2007 |
| url |
http://nemertes.lis.upatras.gr/jspui/handle/10889/536 |
| work_keys_str_mv |
AT kaseridēsdēmētrios anaptyxēexomoiōtēsphalmatōngiasphalmatametabasēssepsēphiakaoloklērōmenakyklōmata |
| _version_ |
1771297159339048960 |
| spelling |
nemertes-10889-5362022-09-05T05:39:17Z Ανάπτυξη εξομοιωτή σφαλμάτων για σφάλματα μετάβασης σε ψηφιακά ολοκληρωμένα κυκλώματα Κασερίδης, Δημήτριος Νικολός, Δημήτριος Νικολός, Δημήτριος Βέργος, Χαρίδημος Καβουσιανός, Χρυσοβαλάντης Kaseridis, Dimitrios Εξομοιωτής σφαλμάτων Εξομοιωτής μεταβατικών σφαλμάτων Έλεγχος ορθής λειτουργίας Μεταβατικά σφάλματα Μοντέλο μεταβατικών σφαλμάτων Ενσωματωμένος ελεγχος Μείωση ακολουθιών ελέγχου Σχήμα ελέγχου βασισμένο σε επαναρχικοποιήση Fault simulator Transient fault simulator VLSI testing Transient fault Transient fault model Built-in Self-test Test-set embedding Reduced test sequences Reseeding-based testing scheme 621.381 5 Η μεταπτυχιακή αυτή εργασία μπορεί να χωριστεί σε δύο λογικά μέρη (Μέρος Α’ και Μέρος Β’). Το πρώτο μέρος αφορά τον έλεγχο ορθής λειτουργίας ψηφιακών κυκλωμάτων χρησιμοποιώντας το μοντέλο των Μεταβατικών (Transient) σφαλμάτων και πιο συγκεκριμένα περιλαμβάνει την μελέτη για το μοντέλο, τρόπο λειτουργίας και την υλοποίηση ενός Εξομοιωτή Μεταβατικών Σφαλμάτων (Transition Faults Simulator). Ο εξομοιωτής σφαλμάτων αποτελεί το πιο σημαντικό μέρος της αλυσίδας εργαλείων που απαιτούνται για τον σχεδιασμό και εφαρμογή τεχνικών ελέγχου ορθής λειτουργίας και η ύπαρξη ενός τέτοιου εργαλείου επιτρέπει την μελέτη νέων τεχνικών ελέγχου κάνοντας χρήση του Μεταβατικού μοντέλου σφαλμάτων. Το δεύτερο μέρος της εργασίας συνοψίζει την μελέτη που πραγματοποιήθηκε για την δημιουργία ενός νέου αλγόριθμου επιλογής διανυσμάτων ελέγχου στην περίπτωση των Test Set Embedding τεχνικών ελέγχου. Ο αλγόριθμος επιτυγχάνει σημαντικές μειώσεις τόσο στον όγκο των απαιτούμενων δεδομένων που είναι απαραίτητο να αποθηκευτούν για την αναπαραγωγή του ελέγχου, σε σχέση με τις κλασικές προσεγγίσεις ελέγχου, όσο και στο μήκος των απαιτούμενων ακολουθιών ελέγχου που εφαρμόζονται στο υπό-έλεγχο κύκλωμα σε σχέση με προγενέστερους Test Set Embedding αλγορίθμους. Στο τέλος του μέρους Β’ προτείνεται μία αρχιτεκτονική για την υλοποίηση του αλγόριθμου σε Built-In Self-Test περιβάλλον ελέγχου ορθής λειτουργίας ακολουθούμενη από την εκτίμηση της απόδοσης αυτής και σύγκριση της με την καλύτερη ως τώρα προτεινόμενη αρχιτεκτονική που υπάρχει στην βιβλιογραφία (Βλέπε Παράρτημα Α). The thesis consists of two basic parts that apply in the field of VLSI testing of integrated circuits. The first one concludes the work that has been done in the field of VLSI testing using the Transient Fault model and more specifically, analyzes the model and the implementation of a Transition Fault Simulator. The transient fault model moves beyond the scope of the simple stuck-at fault model that is mainly used in the literature, by introducing the concept of time and therefore enables the testing techniques to be more precise and closer to reality. Furthermore, a fault simulator is probably the most important part of the tool chain that is required for the design, implementation and study of vlsi testing techniques and therefore having such a tool available, enables the study of new testing techniques using the transient fault model. The second part of the thesis summaries the study that took place for a new technique that reduces the test sequences of reseeding-based schemes in the case of Test Set Embedding testing techniques. The proposed algorithm features significant reductions in both the volumes of test data that are required to be stored for the precise regeneration of the test sequences, and the length of test vector sequences that are applied on the circuit under test, in comparison to the classical proposed test techniques that are available in the literature. In addition to the algorithm, a low hardware overhead architecture for implementing the algorithm in Built-in Self-Test environment is presented for which the imposed hardware overhead is confined to just one extra bit per seed, plus one, very small, extra counter in the scheme’s control logic. In the end of the second part, the proposed architecture is compared with the best so far proposed architecture available in the literature (see Appendix A) 2007-09-26T06:11:28Z 2007-09-26T06:11:28Z 2006 2007-09-26T06:11:28Z Thesis http://nemertes.lis.upatras.gr/jspui/handle/10889/536 gr Η ΒΥΠ διαθέτει αντίτυπο της διατριβής σε έντυπη μορφή στο βιβλιοστάσιο διδακτορικών διατριβών που βρίσκεται στο ισόγειο του κτιρίου της. application/pdf |
