Σχεδίαση και υλοποίηση σε FPGA ψηφιακών ισοσταθμιστών

• Κύριος συγγραφέας: Κορομηλά, Ευαγγελία
• Άλλοι συγγραφείς: Θεοδωρίδης, Γεώργιος
• Μορφή: Thesis
• Γλώσσα: Greek
• Έκδοση: 2015
• Θέματα: Ισοστάθμιση; Παράλληλης επεξεργασίας; Ισοσταθμιστής; Equalization; Equalizers; Look ahead; Parallel processing; Pipelines; VHDL; System generators; FPGA; 004.35

Η ισοστάθμιση είναι μια τεχνική που επιτρέπει τη μείωση της διασυμβολικής παρεμβολής. Το κύκλωμα ή ο εξοπλισμός που χρησιμοποιείτε για να επιτευχθεί ισοστάθμιση ονομάζεται ισοσταθμιστής. Αυτή η διπλωματική μελετά τον ισοσταθμιστή ανάδρασης απόφασης (DFE) και τεχνικές για την αύξηση της ρυθμοαπόδοσης. Πιο συγκεκριμένα χρησιμοποιήθηκαν τεχνικές pipeline, παράλληλης επεξεργασίας και look ahead τεχνικές έτσι ώστε να μπορεί να εφαρμοστεί pipeline και παράλληλη επεξεργασία στο φίλτρο που βρίσκετε στο βρόχο ανάδρασης. Αρχικά ο σχεδιασμός του DFE έγινε με το system generator και στη συνέχεια τα αποτελέσματα του system generator συγκρίνονται με τα αποτελέσματα του κώδικα σε VHDL. Οι αρχιτεκτονικές που σχεδιαστήκαν υλοποιήθηκαν σε FPGA και πέτυχαν ρυθμοαπόδηση μέχρι (10 Gb/s).