Σχεδίαση και υλοποίηση σε FPGA ψηφιακών ισοσταθμιστών
Η ισοστάθμιση είναι μια τεχνική που επιτρέπει τη μείωση της διασυμβολικής παρεμβολής. Το κύκλωμα ή ο εξοπλισμός που χρησιμοποιείτε για να επιτευχθεί ισοστάθμιση ονομάζεται ισοσταθμιστής. Αυτή η διπλωματική μελετά τον ισοσταθμιστή ανάδρασης απόφασης (DFE) και τεχνικές για την αύξηση της ρυθμοαπόδοσ...
| Κύριος συγγραφέας: | |
|---|---|
| Άλλοι συγγραφείς: | |
| Μορφή: | Thesis |
| Γλώσσα: | Greek |
| Έκδοση: |
2015
|
| Θέματα: | |
| Διαθέσιμο Online: | http://hdl.handle.net/10889/8859 |
| id |
nemertes-10889-8859 |
|---|---|
| record_format |
dspace |
| spelling |
nemertes-10889-88592022-09-05T20:21:19Z Σχεδίαση και υλοποίηση σε FPGA ψηφιακών ισοσταθμιστών Κορομηλά, Ευαγγελία Θεοδωρίδης, Γεώργιος Κουφοπαύλου, Οδυσσέας Koromila, Evangelia Ισοστάθμιση Παράλληλης επεξεργασίας Ισοσταθμιστής Equalization Equalizers Look ahead Parallel processing Pipelines VHDL System generators FPGA 004.35 Η ισοστάθμιση είναι μια τεχνική που επιτρέπει τη μείωση της διασυμβολικής παρεμβολής. Το κύκλωμα ή ο εξοπλισμός που χρησιμοποιείτε για να επιτευχθεί ισοστάθμιση ονομάζεται ισοσταθμιστής. Αυτή η διπλωματική μελετά τον ισοσταθμιστή ανάδρασης απόφασης (DFE) και τεχνικές για την αύξηση της ρυθμοαπόδοσης. Πιο συγκεκριμένα χρησιμοποιήθηκαν τεχνικές pipeline, παράλληλης επεξεργασίας και look ahead τεχνικές έτσι ώστε να μπορεί να εφαρμοστεί pipeline και παράλληλη επεξεργασία στο φίλτρο που βρίσκετε στο βρόχο ανάδρασης. Αρχικά ο σχεδιασμός του DFE έγινε με το system generator και στη συνέχεια τα αποτελέσματα του system generator συγκρίνονται με τα αποτελέσματα του κώδικα σε VHDL. Οι αρχιτεκτονικές που σχεδιαστήκαν υλοποιήθηκαν σε FPGA και πέτυχαν ρυθμοαπόδηση μέχρι (10 Gb/s). Equalization is a technique allowing reducing the inter symbol interference. The circuit or the equipment used to achieve equalization is called an equalizer. This diploma thesis studies the decision feedback equalizer (DFE) and techniques to increase throughput. More specifically the techniques are used is pipeline, parallel processing and look ahead techniques in order to be applied pipelining and parallel processing in the filter located in the feedback loop. Originally the design of DFE became with the system generator and then the results of the system generator are compared with the results of the VHDL code. The design architectures were implemented on FPGA and achieved throughput up to (10 Gb/s). 2015-10-20T05:16:16Z 2015-10-20T05:16:16Z 2015-07-02 Thesis http://hdl.handle.net/10889/8859 gr 0 application/pdf |
| institution |
UPatras |
| collection |
Nemertes |
| language |
Greek |
| topic |
Ισοστάθμιση Παράλληλης επεξεργασίας Ισοσταθμιστής Equalization Equalizers Look ahead Parallel processing Pipelines VHDL System generators FPGA 004.35 |
| spellingShingle |
Ισοστάθμιση Παράλληλης επεξεργασίας Ισοσταθμιστής Equalization Equalizers Look ahead Parallel processing Pipelines VHDL System generators FPGA 004.35 Κορομηλά, Ευαγγελία Σχεδίαση και υλοποίηση σε FPGA ψηφιακών ισοσταθμιστών |
| description |
Η ισοστάθμιση είναι μια τεχνική που επιτρέπει τη μείωση της διασυμβολικής παρεμβολής. Το κύκλωμα ή ο εξοπλισμός που χρησιμοποιείτε για να επιτευχθεί ισοστάθμιση ονομάζεται ισοσταθμιστής.
Αυτή η διπλωματική μελετά τον ισοσταθμιστή ανάδρασης απόφασης (DFE) και τεχνικές για την αύξηση της ρυθμοαπόδοσης. Πιο συγκεκριμένα χρησιμοποιήθηκαν τεχνικές pipeline, παράλληλης επεξεργασίας και look ahead τεχνικές έτσι ώστε να μπορεί να εφαρμοστεί pipeline και παράλληλη επεξεργασία στο φίλτρο που βρίσκετε στο βρόχο ανάδρασης.
Αρχικά ο σχεδιασμός του DFE έγινε με το system generator και στη συνέχεια τα αποτελέσματα του system generator συγκρίνονται με τα αποτελέσματα του κώδικα σε VHDL.
Οι αρχιτεκτονικές που σχεδιαστήκαν υλοποιήθηκαν σε FPGA και πέτυχαν ρυθμοαπόδηση μέχρι (10 Gb/s). |
| author2 |
Θεοδωρίδης, Γεώργιος |
| author_facet |
Θεοδωρίδης, Γεώργιος Κορομηλά, Ευαγγελία |
| format |
Thesis |
| author |
Κορομηλά, Ευαγγελία |
| author_sort |
Κορομηλά, Ευαγγελία |
| title |
Σχεδίαση και υλοποίηση σε FPGA ψηφιακών ισοσταθμιστών |
| title_short |
Σχεδίαση και υλοποίηση σε FPGA ψηφιακών ισοσταθμιστών |
| title_full |
Σχεδίαση και υλοποίηση σε FPGA ψηφιακών ισοσταθμιστών |
| title_fullStr |
Σχεδίαση και υλοποίηση σε FPGA ψηφιακών ισοσταθμιστών |
| title_full_unstemmed |
Σχεδίαση και υλοποίηση σε FPGA ψηφιακών ισοσταθμιστών |
| title_sort |
σχεδίαση και υλοποίηση σε fpga ψηφιακών ισοσταθμιστών |
| publishDate |
2015 |
| url |
http://hdl.handle.net/10889/8859 |
| work_keys_str_mv |
AT koromēlaeuangelia schediasēkaiylopoiēsēsefpgapsēphiakōnisostathmistōn |
| _version_ |
1771297334484795392 |
