High level synthesis architectures of neural network to accelerate handwritten digit recognition
Neural networks have achieved impressive results in a wide range of applications. However, designing and optimizing neural networksfor hardware implementation can be a challenging task due to the complex computations involved. High level synthesis (HLS) is a promising approach that allows hardwar...
| Main Author: | Παπαδόπουλος, Παναγιώτης Βασίλειος |
|---|---|
| Other Authors: | Papadopoylos, Panagiotis Vasileios |
| Language: | English |
| Published: |
2023
|
| Subjects: | |
| Online Access: | https://hdl.handle.net/10889/25299 |
Similar Items
-
Αρχιτεκτονικές και υλοποιήσεις του νευρωνικού δικτύου LeNet-5 σε FPGAs
by: Ευαγγέλου, Γεώργιος, et al.
Published: (2020) -
Υλοποίηση του αλγορίθμου αναγνώρισης ακμών canny edge σε τεχνολογία FPGA με χρήση σύνθεσης υψηλού επιπέδου (high-level synthesis, HLS)
by: Παρθενίου, Ευάγγελος
Published: (2022) -
Hardware acceleration of stencil computations
by: Λευθεριώτης, Αιμίλιος
Published: (2022) -
Υλοποίηση του αποκωδικοποιητή JPEG σε τεχνολογία FPGA με χρήση σύνθεσης υψηλού επιπέδου (High-Level Synthesis, HLS)
by: Αποστόλου, Δήμητρα Ανδριάνα
Published: (2021) -
Αρχιτεκτονικές επιταχυντών και FPGA υλοποιήσεις αλγορίθμων στένσιλ με χρήση περιβάλλοντος σύνθεσης υψηλού επιπέδου
by: Ματαράγκας, Μιλτιάδης
Published: (2022)