High level synthesis architectures of neural network to accelerate handwritten digit recognition
Neural networks have achieved impressive results in a wide range of applications. However, designing and optimizing neural networksfor hardware implementation can be a challenging task due to the complex computations involved. High level synthesis (HLS) is a promising approach that allows hardwar...
Κύριος συγγραφέας: | Παπαδόπουλος, Παναγιώτης Βασίλειος |
---|---|
Άλλοι συγγραφείς: | Papadopoylos, Panagiotis Vasileios |
Γλώσσα: | English |
Έκδοση: |
2023
|
Θέματα: | |
Διαθέσιμο Online: | https://hdl.handle.net/10889/25299 |
Παρόμοια τεκμήρια
-
Αρχιτεκτονικές και υλοποιήσεις του νευρωνικού δικτύου LeNet-5 σε FPGAs
ανά: Ευαγγέλου, Γεώργιος, κ.ά.
Έκδοση: (2020) -
Υλοποίηση του αλγορίθμου αναγνώρισης ακμών canny edge σε τεχνολογία FPGA με χρήση σύνθεσης υψηλού επιπέδου (high-level synthesis, HLS)
ανά: Παρθενίου, Ευάγγελος
Έκδοση: (2022) -
Hardware acceleration of stencil computations
ανά: Λευθεριώτης, Αιμίλιος
Έκδοση: (2022) -
Υλοποίηση του αποκωδικοποιητή JPEG σε τεχνολογία FPGA με χρήση σύνθεσης υψηλού επιπέδου (High-Level Synthesis, HLS)
ανά: Αποστόλου, Δήμητρα Ανδριάνα
Έκδοση: (2021) -
Αρχιτεκτονικές επιταχυντών και FPGA υλοποιήσεις αλγορίθμων στένσιλ με χρήση περιβάλλοντος σύνθεσης υψηλού επιπέδου
ανά: Ματαράγκας, Μιλτιάδης
Έκδοση: (2022)